set_input_delay属于时序约束中的IO约束，我之前的时序约束教程中，有一篇关于set_input_delay的文章，但里面写的并不是很详细，今天我们就来详细分析一下，这个约束应该如何使用。 FPGA时序约束理论篇之IO约束 首先还是需要明确一点，这个约束没有延迟的 ...

顾名思义，output_delay就是指输出端口的数据相对于参数时钟边沿的延时。 对于系统同步，FPGA和下游器件是同一个时钟源，output delay的设置方式如下图所示： set_output_delay -clock [get_clocks {clk}] -min -add_delay -1.0 [get_ports {led[*]}] set_output_delay -clock ...